//這是整理的匯編代碼，我們一步步分析一下。
// 時鐘控制器基地址
#define ELFIN_CLOCK_POWER_BASE 0xE0100000
//我們使用的基地址的原因是所有時鐘寄存器的地址都是在這個基地址上偏移得到的。
//下面就是各個寄存器的的偏移地址了
// 下面是時鐘相關(guān)的寄存器相對時鐘控制器基地址的偏移值，里面有鎖相環(huán)鎖定周期寄存器，
//鎖相環(huán)控制寄存器，時鐘源控制寄存器，時鐘源開關(guān)，時鐘分頻器寄存器。
#define APLL_LOCK_OFFSET 0x00
#define MPLL_LOCK_OFFSET 0x08
#define APLL_CON0_OFFSET 0x100
#define APLL_CON1_OFFSET 0x104
#define MPLL_CON_OFFSET 0x108
#define CLK_SRC0_OFFSET 0x200
#define CLK_SRC1_OFFSET 0x204
#define CLK_SRC2_OFFSET 0x208
#define CLK_SRC3_OFFSET 0x20c
#define CLK_SRC4_OFFSET 0x210
#define CLK_SRC5_OFFSET 0x214
#define CLK_SRC6_OFFSET 0x218
#define CLK_SRC_MASK0_OFFSET 0x280
#define CLK_SRC_MASK1_OFFSET 0x284
#define CLK_DIV0_OFFSET 0x300
#define CLK_DIV1_OFFSET 0x304
#define CLK_DIV2_OFFSET 0x308
#define CLK_DIV3_OFFSET 0x30c
#define CLK_DIV4_OFFSET 0x310
#define CLK_DIV5_OFFSET 0x314
#define CLK_DIV6_OFFSET 0x318
#define CLK_DIV7_OFFSET 0x31c
#define CLK_DIV0_MASK 0x7fffffff
// 這些MDIV、PDIV、SDIV的各個配置值都是查數(shù)據(jù)手冊中典型時鐘配置值的推薦配置得來的。
// 這些配置值是三星推薦的，因此工作最穩(wěn)定。我們只需要知道它們是怎么得來的就好，畢竟
// 直接用人家配置的值最穩(wěn)定。
#define APLL_MDIV 0x7d // 125
#define APLL_PDIV 0x3
#define APLL_SDIV 0x1
#define MPLL_MDIV 0x29b // 667
#define MPLL_PDIV 0xc
#define MPLL_SDIV 0x1
#define set_pll(mdiv, pdiv, sdiv) (1<<31 | mdiv<<16 | pdiv<<8 | sdiv)
#define APLL_VAL set_pll(APLL_MDIV,APLL_PDIV,APLL_SDIV)
#define MPLL_VAL set_pll(MPLL_MDIV,MPLL_PDIV,MPLL_SDIV)
.global clock_init
clock_init:
ldr r0, =ELFIN_CLOCK_POWER_BASE
// 1 設(shè)置各種時鐘開關(guān)，暫時繞過PLL，直接使用24MHz的頻率作為主頻
ldr r1, =0x0
// CLK_SRC選擇時鐘源0，CLOCK SRC寄存器主要是設(shè)置MUX開關(guān)的
str r1, [r0, #CLK_SRC0_OFFSET]
// 2 設(shè)置鎖定時間，使用默認值即可
// 設(shè)置PLL后，時鐘從Fin提升到目標(biāo)頻率時，需要一定的時間，即鎖定時間
ldr r1, =0x0000FFFF
str r1, [r0, #APLL_LOCK_OFFSET]
str r1, [r0, #MPLL_LOCK_OFFSET]
// 3 設(shè)置分頻，設(shè)置從PLL里出來的時鐘如何分頻得到最高時鐘。
ldr r1, [r0, #CLK_DIV0_OFFSET] //清除bit[0~31]
ldr r2, =CLK_DIV0_MASK //0x7fffffff
bic r1, r1, r2 //把r1中的這些位清零（說實話我咋覺得這兩步是廢話呢，暈蛋了，有誰給我解釋一下）
ldr r2, =0x14131440 //
//這些位的作用就是各個分頻，對照示意圖和表格就能知道，這里不贅述了
orr r1, r1, r2 //把r1中的這些位，置1，于是 CLK_DIV0_OFFSET就是0x14131440了（上兩步難道真是廢話？！）
str r1, [r0, #CLK_DIV0_OFFSET]
// 4 設(shè)置PLL的倍頻系數(shù)
// FOUT = MDIV*FIN/(PDIV*2^(SDIV-1))=0x7d*24/(0x3*2^(1-1))=1000 MHz
//上面這玩意是一個計算頻率的公式
ldr r1, =APLL_VAL
str r1, [r0, #APLL_CON0_OFFSET]
// FOUT = MDIV*FIN/(PDIV*2^SDIV)=0x29b*24/(0xc*2^1)= 667 MHz
ldr r1, =MPLL_VAL
str r1, [r0, #MPLL_CON_OFFSET]
//我們只設(shè)置了APLL和MPLL，因為在基礎(chǔ)設(shè)置中只關(guān)系到這兩個鎖相環(huán)。
// 5 設(shè)置各種時鐘開關(guān),啟動PLL，時鐘初始化完畢
ldr r1, [r0, #CLK_SRC0_OFFSET]
ldr r2, =0x10001111
orr r1, r1, r2
str r1, [r0, #CLK_SRC0_OFFSET]
mov pc, lr //跳轉(zhuǎn)回主程序
//粗略的設(shè)置我們的各種寄存器已經(jīng)完成了
//總共只使用了五個寄存器，至于以后每個特殊功能寄存器需要的時鐘我們再以后學(xué)習(xí)的時候再各個設(shè)置。
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重慶分公司
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