編寫本文檔的目的在于指導用戶如何移植基于z7平臺的vxWorks6.9系統(tǒng)。移植之前首先感謝西安迅爾電子嵌入式工程師龐國強，本次是基于前者總結資料的基礎上進行的完善，幫助新手可以以更少的指導掌握z7平臺關于vxWorks的BSP移植。
需要提前準備Vivado 和xilink SDK開發(fā)環(huán)境，任一款z7系列設計的板卡，板卡原理圖，目的在于獲得fsbl.elf和bitstream文件，為Bootrom移植做好準備。
2.1建立工程 step1：創(chuàng)建 Vivado 工程打開 Vivado，進入 Vivado 界面后，點擊“Quick Start”欄的 “Create Project”。然后在彈出的創(chuàng)建Vivado 工程向導界面，點擊“Next”。 如下圖所示：
進入工程命名界面。設置工程名為“hello_world”，設置工程路徑
確認已經(jīng)勾選“Create project subdirectory”,點擊“Next”， 如下圖所示：
進入圖 1.3.4 所示的界面，在此界面設置工程類型。此處我們選擇 “RTL Project”。本次實驗不需要添加源文件和約束文件，所以勾選“Do not specify sources at this time”。
根據(jù)自己的板卡選擇器件型號。
在左側導航欄==（Flow Navigator）中，單擊 IP Integrator 下的 Create Block Design。然后在彈出的對話框中指定所創(chuàng)建的 Block Design 的名稱，在 Design name 欄中輸入“system”==。
打開 IP 目錄后，在搜索欄中鍵入“zynq”，找到并雙擊“ZYNQ7 Processing System”
添加完成后， ZYNQ7 Processing System 模塊出現(xiàn)在 Diagram 中，如下圖所示：
PS-PL Configuration 頁面能夠配置 PS-PL 接口，包括 AXI、 HP 和 ACP 總線接口。
Peripheral IO Pins 頁面可以為不同的 I/O 外設選擇 MIO/EMIO 配置。
MIO Configuration 頁面可以為不同的 I/O 外設具體配置 MIO/EMIO。
Clock Configuration 頁面用來配置 PS 輸入時鐘、外設時鐘，以及 DDR 和 CPU 時鐘等。
DDR Configuration 頁面用于設置 DDR 控制器配置信息。
SMC Timing Calculation 頁面用于執(zhí)行 SMC 時序計算。
Interrupts 頁面用于配置 PS-PL 中斷端口。
首先查原理，明白uart 0/uart 1，是zynq上的MIO的那幾個管腳，以及波特率多少
點擊左側的MIO Configuration頁面，在右側展開 I/O Peripherals >UART0*，可以看到更具體的引腳配置信息。
點擊左側的PS-PL Configuration頁面，我們可以在這里設置 UART0 串口通信的波特率。
主要進行DDR的選型，查看原理圖找到板卡DDR的型號， 在DDR Configuration 頁面，在右側 DDR Controller Configuration 下的==“Memory Part”==一欄選擇參數(shù)接近的DDR 的器件
3. PS時鐘頻率查看原理的時鐘頻率，可先嘗試搜素"ps_clk" / "ps時鐘"等關鍵詞
點擊左側的 Clock Configuration 頁面，該界面主要是配置 ZYNQ PS 中的時鐘頻率。比如輸入時鐘默認是 33.33333Mhz，這與我們板卡上的 PS 端輸入時鐘頻率相同。對于 CPU 的時鐘、 DDR 的時鐘以及其它外設的時鐘， 我們直接保持默認設置即可
主要看原理圖是sd0 / sd1, 引腳是多少，電平多少(接到bank500 / bank501上)
主要查看哪個引腳， 電平多少，PHY芯片型號， PHY地址多少
在左側導航欄中選擇“Peripheral I/O Pins”，然后在右側勾選“Quad SPI Flash”，并選擇“Single SS 4bit IO”模式?！癝ingle SS 4bit IO”指的是單個從器件模式，其中“SS”為“Slave Select”的縮寫。
們點擊上圖中箭頭所指示的位置“Run Block Automation”，會彈出如下圖所示的對話框
不需要添加其它 IP，直接按快捷鍵 Ctrl+S 保存當前設計。接下來點擊下圖箭頭所指示的按鈕，驗證當前設計。驗證完成后彈出對話框提示沒有錯誤或者關鍵警告， 點擊“OK”
在 Sources 窗口中，選中 Design Sources 下的 sysetm.bd, 這就是我們剛剛完成的 Block Design 設計。右鍵點擊 sysetm.bd，在彈出的菜單欄中選擇“Generate Output Products”
彈出“Generate Output Products”對話框， 如下圖所示
在“Hierarchy”標簽頁再次右鍵點擊 system.bd，然后選擇“Create HDL Wrapper”。
在彈出的對話框中確認勾選“Let Vivado manage wrapper and auto-update”， 然后點擊“OK”。
在菜單欄選擇 File >Export >Export hardware。
在彈出的對話框中，如果沒有生成 bitstream 文件，所以無需勾選“Include bitstream”，直接點擊“OK”，生成的需要勾選
硬件導出完成后，在菜單欄中選擇 File >Launch SDK，啟動 SDK 開發(fā)環(huán)境
接下來在 BSP 工程上右擊，然后在菜單中選擇“Board Support Package Settings”，在彈出的 BSP 設置界面中，勾選“xilffs”，以使用 FAT 文件系統(tǒng)。
BSP 設置完成后我們就可以生成一個 FSBL 用來加載應用程序并配置 PL。SDK 已經(jīng)提供了一個 FSBL 的示例。在菜單欄中選擇“File->New->Application Project”
來點擊 Next， 并在示例工程中選擇“Zynq FSBL”，最后點擊“Finish”，F(xiàn)SBL 工程創(chuàng)建完成之后， SDK 軟件會自動執(zhí)行編譯過程，生成== FSBL.elf 文件==
注：后續(xù)請見移植下篇
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