本篇文章給大家分享的是有關(guān)如何學(xué)會(huì)design compiler ,小編覺得挺實(shí)用的,因此分享給大家學(xué)習(xí),希望大家閱讀完這篇文章后可以有所收獲,話不多說,跟著小編一起來看看吧。
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拿一個(gè)模塊來跑一下或者跟一個(gè)項(xiàng)目做一下,會(huì)成長得很快,但是不能算是一個(gè)design compiler (DC )高手。
Design Compiler 是一個(gè)工具(tool),是一把劍。從這個(gè)意義上說,高手可以是兩種人,像干將那樣的鑄劍大師,或像西門吹雪那樣的用劍大師。
前者可以比擬Synopsys公司的 DC 高級(jí)應(yīng)用工程師(Application Consultant或者Application Engineer)。
他們對(duì) DC 的各種命令都異常熟悉。他們會(huì)告訴你:
“設(shè)置什么什么變量后,就可以做某事”
“在某個(gè)版本里面有個(gè)隱藏變量,可以符合你的某個(gè)要求,但是不推薦你用”
“最新發(fā)布的某個(gè)版本的某個(gè)新功能可能對(duì)你有用”
他們的問題是,他們不懂你的設(shè)計(jì)。
如果你的DC crash/core dump了,他們建議你換一個(gè)新版本。如果你不愿意換,他們需要你遞交一個(gè)test case??墒?,拜托,成百上千的RTL源文件??!所以還要靠自己。
雖然我在這里小小地抱怨了一下AE,但是他們?cè)诤芏鄷r(shí)候是很有幫助的。如果讀者想做的高手是這樣的,這篇文章到此也可以終止了。
大多數(shù)人還是會(huì)呆在某個(gè)集成電路設(shè)計(jì)公司里,做DC的使用者。那么,他們就要做像西門吹雪那樣的用劍高手。
先問一個(gè)問題,西門吹雪用劍干什么?殺人。那人們用DC做什么?
綜合(Synthesis)。
綜合是什么呢?通俗地講,是把用硬件描述語言所描述的電路結(jié)構(gòu)在符合時(shí)序、面積和功耗要求的條件下轉(zhuǎn)變成一組基本邏輯單元庫元件構(gòu)成的電路結(jié)構(gòu)。
ASIC 綜合如是,F(xiàn)PGA 綜合亦如是。我覺得,要成為一個(gè)綜合高手,應(yīng)該了解綜合在整個(gè)設(shè)計(jì)流程(以下討論集中于ASIC設(shè)計(jì)流程)中的位置,然后如何通過綜合給整個(gè)芯片帶來最多的附加價(jià)值。
綜合位于RTL之后,所以它有一個(gè)任務(wù)是檢查RTL的質(zhì)量,比如敏感表有沒有寫全,有沒有l(wèi)atch,這些都是需要反饋給RTL designer的。不過,現(xiàn)在這事情給SpyGlass搶去了。
不過還有更加高端的問題,需要仔細(xì)看log和各種綜合report。比如有些時(shí)序問題需要修改RTL才能解決,這些問題必須反饋給前端工程師。
綜合位于布局布線之前。誠然,在整個(gè)設(shè)計(jì)流程看來,后端布局布線的重要程度高于綜合,但是目前的趨勢(shì)在于兩者的進(jìn)一步耦合,即所謂物理綜合。
在綜合過程中,后端的物理信息已經(jīng)是不可缺少的了。同時(shí),我也遇到過后端工具的布局不盡理想,以至于需要綜合工具提供布局信息(placement)的例子。
再者,加法器乘法器選用什么算法都是在綜合的時(shí)候決定的,后端布局布線工具最多做些size up/size down,不會(huì)從根本上改變結(jié)構(gòu),不可能把ripple優(yōu)化成CLA。這也體現(xiàn)了綜合的重要性。
綜合后的時(shí)序是布局布線時(shí)序優(yōu)化的起點(diǎn)。如果不能給出一個(gè)很好的起點(diǎn),布局布線只會(huì)事倍功半。
以前,對(duì)綜合的要求只是面積和時(shí)序,現(xiàn)在又加入了低功耗(low power)的要求。所以,綜合高手還需要懂low power。這就是綜合可以帶來的附加值。
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