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1.設(shè)計(jì)輸入

設(shè)計(jì)輸入有多種方式，主要包括文本輸入方式、圖形輸入方式和波形輸入方式，還支持文本輸入和圖形輸入兩者混合的方式。

文本輸入方式是采用硬件描述語言進(jìn)行電路設(shè)計(jì)的方式，主要有Verilog HDL、VHDL等，具有很強(qiáng)的邏輯功能表達(dá)能力，描述簡(jiǎn)單，是目前進(jìn)行電路設(shè)計(jì)最主要的設(shè)計(jì)方法。

圖形輸入方式是最直接的設(shè)計(jì)輸入形式。利用設(shè)計(jì)軟件提供的元件庫，將電路的設(shè)計(jì)以原理圖的方式輸入。這種輸入方式直觀，便于電路的觀察及修改，但是不適用于復(fù)雜電路的設(shè)計(jì)。

2.設(shè)計(jì)處理

設(shè)計(jì)處理是EDA設(shè)計(jì)流程中重要的設(shè)計(jì)環(huán)節(jié)，主要對(duì)設(shè)計(jì)輸入的文件進(jìn)行邏輯化簡(jiǎn)，綜合優(yōu)化，最后產(chǎn)生編程文件。此階段主要包括設(shè)計(jì)編譯與檢查、邏輯分割、邏輯優(yōu)化、布局布線等過程。

設(shè)計(jì)編譯與檢查是對(duì)輸入文件進(jìn)行語法檢查，例如，原理圖文件中是否有短路現(xiàn)象，文本文件的輸入是否符合語法規(guī)范等。

邏輯分割是將設(shè)計(jì)分割成多個(gè)成便于識(shí)別的邏輯小塊形式映射到相應(yīng)器件的邏輯單元中，分割可以自動(dòng)實(shí)現(xiàn)，也可以由設(shè)計(jì)者控制完成。

邏輯優(yōu)化主要包括面積優(yōu)化和速度優(yōu)化。面積優(yōu)化的目標(biāo)是使設(shè)計(jì)占用的邏輯資源最少，速度優(yōu)化是使電路中信號(hào)的傳輸時(shí)間最短。

布局布線是指完成電路中各電路元件的分布及線路的連接。

3.設(shè)計(jì)驗(yàn)證

設(shè)計(jì)驗(yàn)證即時(shí)序仿真和功能仿真。通常情況下，先進(jìn)行功能仿真，因此功能仿真又稱為前仿真，它直接對(duì)原理圖描述或其他描述形式的邏輯功能進(jìn)行測(cè)試模擬，驗(yàn)證其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)的要求，仿真的過程不涉及任何具體形式的硬件特性，不經(jīng)歷綜合和適配。在功能仿真已經(jīng)完成，確認(rèn)設(shè)計(jì)文件表達(dá)的功能滿足要求后，再進(jìn)行綜合適配和時(shí)序仿真。時(shí)序仿真是在選擇了具體器件并且完成布局布線之后進(jìn)行的時(shí)序關(guān)系仿真，因此又稱為時(shí)延仿真或后仿真。

4.器件編程

器件編程是指將設(shè)計(jì)處理中產(chǎn)生的編程數(shù)據(jù)下載到具體的可編程器件中。如果之前的步驟都滿足設(shè)計(jì)的要求，就可以將適配器產(chǎn)生的配置或下載文件通過CPLD/FPGA編程器或下載電纜載入目標(biāo)芯片CPLD或FPGA中。

5.硬件測(cè)試

硬件測(cè)試是指將含有載入了設(shè)計(jì)的FPGA或CPLD的硬件系統(tǒng)進(jìn)行統(tǒng)一測(cè)試，便于在真實(shí)的環(huán)境中檢驗(yàn)設(shè)計(jì)效果。

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