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隨著當(dāng)今芯片中使用越來越多的時鐘，通常在芯片運(yùn)行時需要對時鐘進(jìn)行切換。

我們可以在芯片中復(fù)用兩個不同頻率的時鐘源，由內(nèi)部邏輯控制多路復(fù)用器的選擇信號。

所復(fù)用的兩個時鐘頻率可以完全無關(guān)，也可以是彼此的倍數(shù)。在任何一種情況下，都有可能在時鐘切換時產(chǎn)生毛刺。時鐘上的毛刺會造成整個系統(tǒng)功能的故障，因?yàn)樗赡鼙荒承┘拇嫫髡J(rèn)為是時鐘邊沿而被其他寄存器忽略。

上圖顯示了使用AND-OR型多路復(fù)用器邏輯的時鐘切換的簡單實(shí)現(xiàn)。

多路復(fù)用器有一個名為SELECT的控制信號，

當(dāng)設(shè)置為“SELECT =  1'b0”時，它將CLK0傳播到輸出，

當(dāng)設(shè)置為“SELECT = 1'b1”時將CLK1傳播到輸出。當(dāng)SELECT值改變時，可能會產(chǎn)生毛刺。

上圖中的時序圖顯示了當(dāng)SELECT控制信號發(fā)生變化時，輸出OUT CLOCK如何產(chǎn)生毛刺。

上圖顯示了防止時鐘切換出現(xiàn)毛刺的解決方案。在每個時鐘源的選擇路徑中插入一個負(fù)邊沿觸發(fā)的D觸發(fā)器。在其他時鐘不使能后，在時鐘的下降沿寄存選擇控制信號，可以防止輸出信號出現(xiàn)毛刺。

在時鐘的下降沿寄存選擇信號可確保在時鐘處于高電平時輸出端不會發(fā)生變化。

在上面的時序圖中，SELECT信號從0到1的轉(zhuǎn)變，在CLK0的下降沿停止CLK0傳播到輸出，然后在CLK1的后續(xù)下降沿開始CLK1傳播到輸出。

該電路中有三個時序路徑需要特別考慮 -  SELECT控制信號到兩個負(fù)邊沿觸發(fā)觸發(fā)器，DFF0輸出到DFF1的輸入，DFF1的輸出到DFF0的輸入。

如果這三條路徑中的任何一條路徑上的信號與觸發(fā)器時鐘邊沿靠近，則該寄存器的輸出很可能變?yōu)閬喎€(wěn)態(tài)。

如上圖所示，通過為每個時鐘源添加一個額外級的正邊沿觸發(fā)器，穩(wěn)定數(shù)據(jù)來防止亞穩(wěn)態(tài)的傳播。

上述glitch free的時鐘切換技術(shù)以非常小的開銷避免在時鐘切換時產(chǎn)生毛刺。這些技術(shù)可以擴(kuò)展到兩個以上的時鐘切換。

對于多個時鐘切換，每個時鐘的選擇信號將接受其他所有時鐘源的反饋信號。

到此，關(guān)于“AND-OR型多路復(fù)用器邏輯的時鐘切換的簡單實(shí)現(xiàn)”的學(xué)習(xí)就結(jié)束了，希望能夠解決大家的疑惑。理論與實(shí)踐的搭配能更好的幫助大家學(xué)習(xí)，快去試試吧！若想繼續(xù)學(xué)習(xí)更多相關(guān)知識，請繼續(xù)關(guān)注創(chuàng)新互聯(lián)網(wǎng)站，小編會繼續(xù)努力為大家?guī)砀鄬?shí)用的文章！